반도체 공정 선폭 (14나노, 10나노 7나노 등등)에 대한 오해

들어가기 전에

삼성전자 반도체 부분 연구원으로 재직중이므로 민감한 사항에 대해서는 말할 수 없습니다.

틀린 내용이 있더라도 인터넷에 돌아다니는 내용수준에서만 정리합니다.

 

 

그 숫자가 그 선폭이 아니라고?

인터넷에서 가끔 반도체 (특히 CPU나 APU) 같은 내용에 대해서 거론 될 때에 인텔은 14nm 공정이고 TSMC 는 7nm 공정이라서 인텔에 비해서 TSMC의 공정을 사용하는 AMD의 라이젠이 훨씬 좋다.. 는 뉘앙스의 글들을 많이 접할 수 있다.

물론 아주 넓게 보면 틀린말은 아니지만, 사실상 반도체 부문에서 공정 scale이 더 이상 pitch - to - pitch 의 게이트의 최소선폭(정확히는 최소 선폭의 반)을 의미하지 않는 다는 사실을 많이들 모르고 있는 듯 하다.

게다가 공정 미세화 (Device shirink) 에는 핀 간격 / 게이트 간격 뿐 아니라 메탈 층 간격, SRAM 영역비 등이 모두 고려되어야 하기 때문에 예전과 같이 단순 선폭이 얇아지면 동작 전압이 낮아지고, 누설 전류가 줄어들어서 전성비와 효율이 올라감 이라고 설명하기도 어렵다.

즉, 지금 사용하고 있는 7nm 공정이란 진짜로 7nm 의 선폭으로 패터닝을 하고 회로를 새기는 게 아니다. (통상 리쏘그레피는 그보다 훨씬 큰 선폭으로 진행되며, 추후 Etching 시에 멀티 패터닝을 통해 미세화를 하긴 하지만 여전히 수 nm 스케일은 아니다.)

그럼 14nm 공정, 10nm 공정 7nm 공정 같은 소리는 대체 무엇이란 말인가?

결론부터 이야기하자면 그냥 마케팅 용어일 뿐이다.

....

이를 이해하기 위해서는 조금 배경설명이 필요하다.

 

 

반도체 업계의 절대 법칙

반도체 업계에 종사하지 않는 사람이라 할 지라도 한 번 쯤은 들어봤을 만 한 법칙이 있다.

바로 "무어의 법칙" 으로 이에 대해서는 주절주절 설명할 필요 없이 단 한장의 그래프로 설명이 가능하다. 

 

 

 반도체의 성능이 약 2년마다 2배씩 좋아진다는 경험적인 내용의 법칙으로 인텔의 공동 창립자인 고든 무어가 주장했다. 

당시에는 반도체 집적회로는 (1965년 당시이니) 당연히 traditional planar 의 트렌지스터 (Source - Drain - Gate) 를 사용했고, 결국 성능은 얼마나 많은 Transitor 를 집적했는가에 따라 결정되었을 테니, 통상 2배의 성능 = 2배 더 많은 트렌지스터로 귀결되었고 2배 더 많은 트렌지스터를 집적하기 위해서는 선폭을 30%씩 줄여나가야 했다. (면적은 길이의 제곱이므로 길이가 0.7로 줄면 면적은 0.7 x 0.7 = 0.49 약 반으로 줄어듬)  

 그래서 반도체 공정이 전 세대 대비 30%씩 계속 줄어들게 이름을 지어놨다. (공정 이름은 ITRS 에서 이미 명명되어 있다.)

     45nm 공정  -> 32nm 공정  -> 22nm 공정 -> 14nm 공정 -> 10nm 공정 -> 7nm 공정 -> ....

  

Paolo Gargini (Fellow of IEEE) IRDS 2017 에서 인용

 

 따라서 일반적으로는 성능을 2배로 올리기 위해서 선폭을 70% 로 줄여나가는게 당연시 되었고 사실 일반적인 평평한 planar 트렌지스터에서는 선폭을 줄이면 단순 집적도의 증가 뿐 아니라 누설전류와 작동 전압에서 모두 이익을 얻게 되니 한동안 반도체 칩의 발전 = 공정의 미세화 같은 공식이 성립되었다.  (이 과정에서 선폭은 정말 세대마다 전 세대 대비  0.7의 비율로 줄어든다.)

 그리고 반도체 업계의 대부이자 전설적인 존재와도 같은 고든 무어의 법칙은 정말 경험적으로 꽤 오랫동안 적중하게 된다. 

 그러나 당연하게도 반도체 집적회로의 성능은 공정 미세화로써만 이루어지는 게 아니다. 신소재 (ULK 공정) 의 사용, 트렌지스터 구조의 변화 (Fin-FET 3D 구조), 핀의 높이 조절과, 메탈레이어의 조절로 LPE, LPP 로 이어지는 공정 성숙화 등등 다양한 요인들로 인하여 성능이 향상되는데 문제는 이런 개선으로 인한 성능향상은 공정 미세화만큼 가시적이고 정량적이지 않다. 따라서 각 Foundary 사에서는 마치

  "옛날로 치면 집적도를 두배향상 시킨 것 만큼의 성능 향상이 있습니다. 그러니까 거의 14nm의 2배 성능이니 10nm 급이라고 할 수 있습니다."

라는 느낌으로 마케팅을 한다. 따라서 10nm 공정이니 7nm 공정이니 하는 것도 결국에는 그냥 과거 대비 성능이 2배정도 좋아졌음 이란 뜻이지 실제적으로 전 세대에 비해서 2배의 집적도를 가진다는 고전적인 의미는 아니다. (물론 실질적으로 최소 선폭도 당연히 미세화 되었겠지만, 이게 다양한 layer 의 어떤 pitch를 가지고 말하는지는 각 사에서 공개하지 않으므로 사실상 그냥 마케팅 용어라고 부르는게 맞다.)

그리고 성능 개선은 했지만 그 수준이 미비할 때, 위에 있는 로드맵에 맞지 않는 (집적도 2^n 배에 어긋나는) 8nm, 9nm 같은 파생 공정이 발생한다.

 

그럼 인텔의 14nm++ 는 무엇인가?

 

  따라서 공정 노드만을 가지고 다른 제품을 1:1로 비교하는 것은 사실상 불가능하다. 성능에는 선폭 미세화 말고도 고려해야할 것이 너무나도 많기 때문에... 게다가 인텔의 14nm 는 (물론 전체 scheme 자체가 다 그런건 아니지만) 정말로 pitch-to-pitch 가 거의 30nm에 가까운데(...) 그래서 통상적으로 인텔의 14nm 공정은 타사의 10nm 또는 그 보다 미세 공정에 필적한다고 이야기 하기도 한다. 게다가 공정이 일단 안정화되서 수율이 올라가기 시작하면 게이트 피치나 interconnect 피치등을 조절해가면서 배선 저항을 줄이거나 발열을 제어하여 흔히 말하는 전성비를 얻어가는 LPP (Low power plus 또는 단순히 뒤에 + 를 붙이는 ) 공정으로 자연스럽게 전환한다. 

각사의 14nm 공정 노드 spec 비교 (wiki 발췌)

 

따라서 결론만 놓고 보면 7nm, 5nm 같은 공정 노드가 작으면 작을 수록 좋은 것은 맞다. 다만 이는 반도체 집적회로를 제작하는 데 있어서 어떤 세대의 차이를 의미하지 그 숫자가 절대적인 의미를 가진다고 오해해서는 안된다. 

조악한 비유이긴 하지만

   그랜져 2018년식은 아반때 2020년에 비하면 물론 2세대나 뒤쳐졌지만 여전히 아반때에 비해서 여러가지 장점을 가지고 있다. (승차감, 내부 공간, 인테리어 등..) 다만 아반때는 최신형 기술이 탑재되어 있고 또한 보다 좋은 연비를 가지고 있을 가능성이 크다. 따라서 무조건 최신 기술로 만들어진 차가 좋은 차라고 말할 수 없고, 그 반대도 마찬가지이다.

다만 보다 좋은 성능 보다 좋은 전력 performence 가 필수적인 반도체 집적회로에서 "통상적으로" 최신 공정은 최고의 성능을 위한 필수 불가결한 전제이니 만큼 아직까지 2017년에 양산에 돌입한 Intel 공정이 분명 불리함을 많이 가지고 있음에는 분명하다.